PRÁCTICA 5

Nombre de la práctica: Multiplexor y Demultiplexor.

Objetivo de la práctica: Diseñar un multiplexor de 4 entradas o canales de información, en los cuales cada canal esté compuesto de 4 bits; y diseñar también un demultiplexor o selector de datos que reciba de entrada un canal de 4 bits de información y tenga cuatro canales de salida de 4 bits cada uno.

Duración: 2 horas.

Material necesario:

Una fuente de voltaje de 5V
3 DIP de 8 entradas cada uno
20 LED (cinco grupos de 4 LED, cada grupo de un solo color)
52 resistencias de 470 ohms
2 tablillas de conexiones (protoboard)
Los siguientes circuitos integrados o equivalentes:

Dos 74LS156 y un 74LS153.

Alambre para conexiones.
Manual ECG Semiconductors

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Un multiplexor o selector de datos es un circuito lógico combinacional que acepta varias entradas de datos y permite sólo a una de ellas alcanzar la salida. El encauzamiento deseado de los datos de entrada hacia la salida es controlado por entradas de SELECCIÓN (que algunas veces se conocen como entradas de enrutamiento). La figura 5.1, muestra el diagrama funcional de un multiplexor general (MUX). En este diagrama las entradas y salidas se trazan como flechas grandes para indicar que pueden ser una o más líneas de señales. Existe una señal de entrada, EN, para permitir al multiplexor realizar su función. Cuando EN = 0, todas las salidas son 0.

Figura 5.1. Diagrama funcional de un multiplexor digital (MUX)

El multiplexor actúa como un interruptor de posiciones múltiples controlado digitalmente, donde el código digital que se aplica a las entradas de SELECCIÓN controla qué entradas de datos serán trasladadas hacia la salida. Por ejemplo, la salida Z será igual a la entrada I₀ para algún código de entrada se SELECCIÓN específico, y así sucesivamente. Dicho de otra manera, un multiplexor selecciona una de N fuentes de datos de entrada y transmite los datos seleccionados a un solo canal de salida. A esto se le llama MULTIPLEXAR.

MULTIPLEXOR BÁSICO DE 2 ENTRADAS. La figura 5.2, muestra la circuitería lógica de un multiplexor de 2 entradas,I₀ e I₁, y una entrada de selección S. El nivel lógico que se aplica a la entrada S determina qué compuerta Y se habilita de manera que su entrada de datos atraviese la compuerta O hacia la salida Z. Observando esto desde otro punto de vista, la expresión booleana de la salida es:

Z = I₀ S' +  I₁ S

Con S=0, esta expresión se convierte en:

Z = I₀ . 1 +  I₁ . 0

lo cual indica que Z será idéntica a la señal de entrada I₀, que puede ser un nivel lógico fijo o bien una señal lógica que varia con el tiempo. Con S=1, la expresión se transforma en:

Z = I₀ . 0 + I₁ . 1

lo que muestra que la salida Z será idéntica a la señal de entrada I₁.

MULTIPLEXOR DE 4 ENTRADAS. Se puede aplicar la misma idea básica para formar el multiplexor de 4 entradas, que se muestra en la figura 5.3. Aquí se tienen 4 entradas, que se transmiten en forma selectiva a la salida, con base en las 4 combinaciones posibles de las entradas de selección S₁S₀. Cada entrada de datos se accede con una combinación diferente de niveles de entrada de selección. I₀ se captura con S₁S₀ negadas las dos, de manera que I₀ pase a través de su compuerta Y hacia la salida Z sólo cuando S₁=0 y S₀=0. La tabla mostrada en la figura 5.3, da las salidas de los otros 3 códigos de selección de entrada.

Su símbolo.

En las familias lógicas TTL y CMOS se dispone regularmente de multiplexores de 2, 4, 8 y 16 entradas. Estos circuitos integrados pueden ser combinados para la multiplexación de un gran número de entradas.

Diseñando el multiplexor. La siguiente figura muestra el diagrama a bloques del multiplexor:

Multiplexor de 4 canales de entrada, cada uno de 4 bits (4x1)

Obsérvese que el multiplexor debe ser de 4 canales, cada uno de 4 bits. El multiplexor puede obtenerse con 4 multiplexores de 4x1, como se muestra en el siguiente logigrama:

El diagrama topológico del multiplexor de 4x1 (cuatro canales de entrada y uno de salida) se muestra a continuación:

Un demultiplexor realiza la función opuesta a la de un multiplexor, por ejemplo, un demultiplexor de n salidas de un bit, tiene una entrada de datos y S entradas para seleccionar una de las n=2^S salidas de datos. El símbolo de un demultiplexor con 4 salidas se muestra en la figura adjunta:

Diseñamos ahora el demultiplexor de 4 canales de información y 4 canales de salida, donde cada canal de salida tiene cuatro bits.

El logigrama se presenta en la siguiente figura:

Diagrama topológico de un demultiplexor o distribuidor de datos de un canal de entrada y cuatro canales posibles de salida.

NOTA: Observar la conexión de los LED en este circuito y tomar en cuenta la polarización, pues el 156 es de colector abierto

PROCEDIMIENTO EXPERIMENTAL

• Armar los dos circuitos topológicos anteriores.

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  Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual ECG Semiconductors.

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  Con base en este manual y a la configuración interna del circuito integrado 74LS155 o 74LS156, explicar por qué se conectó de esa manera el DIP.

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  Dibujar el diagrama de la configuración interna de los circuitos integrados utilizados.

CUESTIONARIO

1. Al cerrar el circuito del canal 5 del DIP, la señal que manda es ¿un 1 o un 0?

2. Al cerrar el circuito del canal 6 del DIP, la señal que manda en ¿un 0 o un 1?

3. Si quisieras manejar las señales de entrada con puros ceros o con puros unos ¿qué circuito integrado tendrías que anexar a la conexión del diagrama topológico del demultiplexor para obtener la misma respuesta de salida?

4. Dibuja el diagrama de la respuesta de la pregunta 3.

5. ¿Qué significa el círculo pequeño dibujado en la entrada de cualquier compuerta o circuito?

R: Que esa compuerta o circuito se activa en cero.

6. Completar la tabla funcional del siguiente circuito integrado (CI).

x significa no importa

7. Calcular la tabla funcional del siguiente CI y dibujar su logigrama.